تبلیغات
تبلیغات

دانلود نرم افزار Synopsys Synplify with Design Planner L-2016.03-SP1

Synopsys Synplify with Design Planner

نرم افزاری استاندارد در صنعت برای تولید طرح های FPGA با کارایی بالا و مقرون به صرفه است.

نرم افزار Synopsys Synplify with Design

Planner از جدیدترین ساختارهای زبان VHDL و Verilog ، از جمله SystemVerilog و VHDL-2008 پشتیبانی می کند. Synopsys Synplify with Design Planner همچنین از معماری FPGA توسط انواع فروشندگان FPGA از جمله Altera ، Achronix ، Lattice ، Microsemi و Xilinx نیز پشتیبانی می کند. این نرم افزار از یک رابط کاربری آسان استفاده می کند و قادر به انجام افزودنی ها و تجزیه و تحلیل بصری از کدهای HDL است. از دیگر ویژگی های نرم افزار می توان به: تکمیل خودکار نقاط جریان افزایشی 4 برابر سریعتر از قبل، پشتیبانی از اسکریپت TCL برای جریان خودکار و ترکیب قابل تنظیم ، اشکال زدایی و گزارش گیری از داده ها، نتایج بهینه منطقه و زمان با استفاده از FPGA از Achronix ، Altera ، شبکه ، میکروسمی ، Xilinx و غیره، همچنین می توانید چندین پیاده سازی طراحی را برای پروژه های تیم طراحی بزرگ مدیریت کنید و نیز این نرم افزار نقشه برداری سفارشی برای هر دستگاه FPGA اجرای بهینه را تضمین می کند و همچنین نتیجه گیری حافظه خودکار و اجرای DSP طرح با منطقه مورد، افزایش نظر قدرت و کیفیت زمان نتایج را فراهم می کند. یکی دیگر از ویژگی های Synopsys Synplify with Design Planner این است که این نرم افزار استخراج ، بهینه سازی و اشکال زدایی FSM با کنترل کاربر و جریان قابل ردیابی و قابل اثبات با استفاده از کنترل که بهینه سازی ترکیب را محدود می کند.
نام: Synopsys Synplify with Design Planner
شرکت سازنده: Synopsys
ورژن: L-2016.03-SP1
زبان: انگلیسی
فرمت فایل: exe
پلتفرم: ویندوز
رمز فایل: www.download.ir

Synopsys Synplify with Design Planner L-2016.03-SP1 - win

Synopsys Synplify software is the industry standard for producing high-performance, cost-effective FPGA designs. Synplify supports the latest VHDL and Verilog language structures, including SystemVerilog and VHDL-2008. The software also supports FPGA architecture by a variety of FPGA vendors including Altera, Achronix, Lattice, Microsemi and Xilinx. Synplify software uses an easy interface and is capable of performing add-ons and visual analysis of HDL code. Auto-compile incremental flow points 4x faster,Acceleration runtime with support for up to 4 processors,TCL script support for automated flow and adjustable blending, debugging and reporting,Optimal area and time results using FPGA from Achronix, Altera, Lattice, Microsemi, Xilinx,Manage multiple design implementations for large design team projects,Custom mapping software for each FPGA device ensures optimal execution,Conclusions Automatic memory and DSP execution of the plan with the desired region provides the power and quality of the results time.

لینک دانلود